1 引言

　　現代通信係統要求通信距離遠、通信容量大、傳輸質量好。作為其關鍵技術之一的技術一直是人們研究的一個重要方向[5]。從模擬調製到數字調製，從二進製發展到多進製調製，雖然調製方式多種多樣，但都是朝著使通信係統更高速、更可靠的方向發展。一個係統的通信質量，很大程度上依賴於所采用的調製方式。因此，對調製方式的研究，將直接決定著通信係統質量的好壞[1]。

　　複雜可編程邏輯器件（）結合了專用集成電路和DSP的優勢，既具有很高的處理速度，又具有一定的靈活性。因此，基於CPLD的數字調製係統的研究具有重要的實際意義。本文論述了如何用CPLD實現PSK數字調製係統的方法，其實現步驟包括：1.研究PSK調製係統的原理及設計方法；2.根據各個係統的總體功能與硬件特點，設計總體框圖；3.根據語言特點，對係統進行VHDL建模；4.根據VHDL模型，進行具體VHDL語言程序設計；5.對設計的程序進行波形仿真與硬件調試。

　　2 調製解調係統的原理

　　載有基帶信號的高頻正弦波信號稱為載波，數學上準確表示正弦波時，經常采用振幅A、角頻率 和相位 三要素，即

　　y(t)=A cos( t + )                     （2-1）    

　　根據基帶信號的值，改變三要素中的任何一種，就有了3種基本的調製方式：數字信號對載波振幅調製稱為振幅鍵控，即ASK（Amplitude Shift Keying）；對載波頻率調製稱為頻移鍵控，即FSK（Frequency Shift Keying）[3]；對載波相位調製稱為相移鍵控（相位鍵控），即PSK(Phase Shift Keying)[2]。

　　由於PSK係統抗噪聲性能優於ASK和FSK，而且頻帶利用率較高，所以，在中、高速數字通信中被廣泛采用。

　　本文隻對PSK調製方式加以論述[4]。

　　3 係統的總體方案設計

　　3.1 CPSK係統設計

　　CPSK由發送端的調製模塊與接收端的解調模塊構成，其係統框圖如圖3-1所示。在發送端，對於調製模塊，首先產生兩種不同相位的載波信號f1和f2，再通過一個二選一選通開關來選擇載波信號，其中具體的載波信號由輸入的基帶信號來決定。這些信號處理都在CPLD中實現，輸出的即為CPSK調製信號，最後通過信道發送到接收端。對於解調模塊，調製信號先由位同步提取電路提取出載波同步信號，然後由載波同步信號來控製計數器的啟動與停止，分別對調製信號來計數，最後通過一個判決電路來判斷輸入的調製信號是‘0’ 還是‘1’，輸出的即為解調的基帶信號。

　　圖3-1  BCPSK係統框圖

　　3.2 DPSK係統設計

　　                                                                圖3-2  BDPSK係統框圖
 
       DPSK信號應用較多，但由於它的調製規律比較複雜，難以直接產生，目前DPSK信號的產生較多地采用碼變換加CPSK調製而獲得。這種方法是把原基帶信號經過絕對碼――相對碼變換後，用相對碼進行CPSK調製，其輸出便是DPSK信號。同樣，對於DPSK信號的解調，則要經過相對碼――絕對碼變換。其係統框圖如圖3-2所示。

　　4 基於VHDL的PSK係統電路設計及實現

　　4.1 2CPSK調製模塊

　　圖4-1  2CPSK調製模塊的VHDL模型方框圖

　　2CPSK調製模塊的VHDL模型方框圖如圖4-1所示，其模型主要由計數器和二選一開關等組成。計數器對外部時鍾信號進行分頻與計數，並輸出兩路相位相反的數字載波信號；二選一開關的功能是：在基帶信號的控製下，對兩路載波信號進行選通，輸出的信號即為CPSK信號。圖中沒有包括模擬電路部分，輸出信號為數字信號。

　　其波形仿真圖如圖4-2所示。其中載波信號f1、f2是通過係統時鍾clk分頻得到，且滯後係統時鍾一個clk周期；調製輸出信號y滯後載波一個clk周期，滯後係統時鍾2個clk周期。

　　圖4-2  2CPSK調製模塊的波形仿真圖