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作者:徐国平 发布时间:2012-08-02 17:57:36 来源: 繁体版
摘要:为实现某专用接口装置的接口功能检测,文中详细地介绍了一种34位串行码的编码方式,并基于FPGA芯片设计了该类型编码的接收、发送电路。重点分析了电路各模块的设计思路。电路采用SOPC模块作为中心控制器,设计简洁、可

摘要:为实现某专用接口装置的接口功能检测,文中详细地介绍了一种34位串行码的编码方式,并基于FPGA芯片设计了该类型编码的接收、发送电路。重点分析了电路各模块的设计思路。电路采用SOPC模块作为中心控制器,设计简洁、可靠。试验表明:该设计系统运行正常、稳定。KLg自动化在线网
关键词:串行编码;FPGA;电路;设计KLg自动化在线网
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    新型舰艇或航空系统中所装电子设备数量较多,布局紧凑,易造成系统内部电磁干扰,普通数字信号不能够满足可靠传输的要求,对普通串行码进行调制后传输信息,可使信号的抗干扰性能大大增加。RS232、RS422、RS485以及ARINC429等都是电子设备中常用的串行数据传输标准。KLg自动化在线网
    某专用接口装置采用一种点对点的34位串行编码数据传输标准,34位串行编码经耦合变压器调制后进行信息传输,能够在恶劣的电磁环境下可靠传输数据。为实现对该接口装置的测试,研制了针对该装置的检测设备,可用于该装置接口功能的检查和故障排除。KLg自动化在线网
    与其他常用的串行编码(如异步串行码等)相比,专用接口装置所采用的34位串行编码的格式有所不同,常用串行编码的收发大都有专用的芯片来完成,而该类型的34位串行编码没有相应的号用收发芯片直接应用,因此在该专用接口装置检测设备研制中,基于FPGA芯片设计了34位串行编码信号的检测电路,实现了34位串行编码信号的可靠收发。KLg自动化在线网
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1 34位串行编码的格式KLg自动化在线网
    专用接口装置收发信息使用的34位串行编码为归零码,解决了数位难以分辨的问题,接收端可以利用编码自身携带的时钟信息。34位串行编码的收发采用耦合变压器方式,加大了高电平和低电平之间的电位差,有利于提高传输的可靠性。串行编码信号高低电平幅度分别为4 V和0 V,一个码位的高电平脉冲宽度为0.5μs,归零时间为0.75μs,传输速率为800 kbps。为进一步增强通信的可靠性,串行数据采用双线传输。传输信息时,信息“1”和信息“0”分别由两个电缆传输,称为信息“1”线和信息“0”线。KLg自动化在线网
    对于信息“1”线,数据位为“1”时,发送一个归零脉冲,数据位为“0”时,发送低电平;信息“0”线则正好相反,数据位为“0”时,发送一个归零脉冲,数据位为“1”时,发送低电平。连续发送两个34位串行数据时,时间间隔最短不得小于4个归零脉冲周期。KLg自动化在线网

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    34位串行编码的前两位为校验位,后32位为数据位,均是先传输低位。校验位的计算方法为:32位串行数据经过模3运算后,取反码的值即为校验位。以图1说明34位串行码的格式。图1中要传输的32位数据为0X8000FF7E,该数值经过模3运算后,值为0X10,该值取反码后为0x01,即是校验位。KLg自动化在线网
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2 34位串行编码收发模块的设计与实现KLg自动化在线网
    专用接口装置的检测设备能够实现34位串行编码的收发,用以验证专用装置的接口功能是否正常,检测设备的总体结构图见图2。实现34位串行编码的可靠收发是研制检测设备的关键技术。在分析34位串行编码格式的基础上,基于FPGA芯片EP2C8研制了核心模块,模块可以接收上位控制计算机的命令,完成34位串行编码数据的收发。核心模块前端的信号调理电路包括发送信号时的电流驱动电路、接收信号时的高速比较器电路以及双耦合变乐器。KLg自动化在线网

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    实现34位串行编码的收发需要设计34位串行码的同步时钟提取电路,通过移位寄存器进行收发,发送数据校验位的产生和接收数据校验位的验证需要用到运算模块,电路设计比较复杂,所需硬件较多,而且由于34位编码传输速率较高,为了保证收发可靠、不漏码,从功能和实现成本上考虑,在电路设计上,采用了大规模可编程逻辑芯片实现34位串行编码信号的接收和发送。所用FPGA芯片为Altera公司的CvcloneⅡ系列中的EP2C8,该芯片内核电压为1.2 V,输入输出口为3.3 V逻辑电平,功耗很低。核心模块设计采用原理图输入和VHDL语言相结合的方式,利用OuartusⅡ软件和SignalTap功能进行逻辑电路的开发和调试。KLg自动化在线网
2.1 34位串行编码的接收KLg自动化在线网
    34位串行编码接收模块结构图见图3。在接收34位串行码时,首先要对接收信号进行解调,来自耦合变压器的34位串行码经过高速比较器CMP401电路进行整形处理,转变成普通数字电路容易处理的单极性归零码。KLg自动化在线网

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    接收34位串行编码信息需利用串行码自身携带的时钟信息,将信息“1”和信息“0”的脉冲相或,即可得到移位时钟(Shift-clk)。接收模块各节点信号时序图如图4所示。


基于FPGA的34位串行编码信号设计与实现
  
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