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作者: 发布时间:2012-07-24 19:12:58 来源: 繁体版
包含千兆采样率ADC的系统设计会遇到许多复杂情况。面临的主要挑战包括时钟驱动、模拟输入级和高速数字接口。本文探讨了如何才能克服这些挑战,并给出了在千兆赫兹的速度下进行系统优化的方法。在讨论中,时钟设计、差分

包含千兆采样率ADC的系统设计会遇到许多复杂情况。面临的主要挑战包括时钟驱动、模拟输入级和高速数字接口。本文探讨了如何才能克服这些挑战,并给出了在千兆赫兹的速度下进行系统优化的方法。在讨论中,时钟设计、差分输入驱动器的设计、数字接口和布局考虑都是十分复杂的问题。本文中的参考设计将采用ADC083000/B3000。f3n自动化在线网
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时钟源是高速数据转换系统中最重要的子电路之一。这是因为时钟信号的定时精度会直接影响ADC的动态性能。为了将这种影响最小化,ADC的时钟源必须 具有很低的定时抖动或相位噪声。如果在选择时钟电路时没有考虑该因素,则系统的动态性能在很大程度上将不由前端模拟输入或ADC的质量决定。理想时钟总能 在电平跳变之间保持精确的时间间隔。而实际中,时钟边沿之间的时间间隔是在不断变化的。这一定时不确定性的结果,会使被采样波形的信噪比在数据转换过程中 降低。对于所有的抖动源,系统所能容忍的最大时钟抖动[即由抖动所引起的噪声不超过量化噪声(1/2 LSB)]可由下式定义:f3n自动化在线网

公式f3n自动化在线网

  如果输入电压(VIN)经过优化等于ADC的满量程(VINFSR),则对抖动的要求就只与ADC的分辨率(N位)和被采f3n自动化在线网

 

样的输入频率(fin)相关。当输入频率达到奈奎斯特速率(对于1.5GSps的转换速率为750MHz)时,总的抖动要求为:f3n自动化在线网

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公式f3n自动化在线网

  这个值是各种原因引起的抖动的总和。ADC器件内部所引起的抖动被称为孔径抖动。以ADC083000为例,在数据表中给出的孔径抖动为0.4ps, 该值将ADC时钟的抖动规范限制在0.4ps。但是,当被用于数据转换系统时,简单地将振荡器的性能数据匹配到所需的规范,可能还不足以得到所期望的结 果。这是因为基频附近存在的其它频率成分也起着重要的作用。因此,有必要用频谱分析仪来检查时钟信号,并确定与基频相关的能量没有分布到过宽的范围内。扩 展到更高频率上的尖峰是可见的,并且也会直接影响抖动性能。f3n自动化在线网
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图1显示了为ADC083000所推荐的时钟电路。它由一个与Vari-L压控振荡器(VCO)相连的锁相环(PLL)器件(LMX2312)组成。 此PLL和VCO在奈奎斯特输入频率下仍能使ADC083000产品维持所需的信噪比(44dB)。图2中的FFT显示了ADC08D1500在1.5 GSps的时钟速率下,采用图1中的电路采样100MHz输入频率时的动态性能。f3n自动化在线网
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通常使用一个差分放大器作 为单位增益的单端到差分端的转换器。为什么ADC需要差分输入呢?因为差分信号不仅有利于抑制共模噪声,还能提高ADC的谐波性能。降低偶次谐波能带来更 好的动态性能。使用运放来替代变压器进行单端到差分端转换的优势在于放大器能允许直流信号通过而变压器却不能。并且使用放大器比使用变压器更容易对增益进 行控制。f3n自动化在线网
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当设计结束后检查放大器的失调电压时,要移除运放输入端的激励信号。现在使用WaveVision的ADC评估软件,进行采样并在时域中观察这些样 本。当运放的输入电压为零时,ADC的输出应该处于半量程,即128(8位转换器)。放大器的任何输出失调误差都会引起输出码偏离半量程。这样就能测量运 放的输出失调误差。如果存在很大的失调电压,则需要检查运放输入端的阻抗匹配,因为输入端的阻抗失配会改变输出失调电压,由于输出幅度受到限制,因此会减 小ADC的动态范围。f3n自动化在线网

  捕获数字输出数据f3n自动化在线网
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以很高的频率(1GSps甚至更高)对信号进行采样意味着由转换器产生的数字输出数据必须快速地被存储或至少被快速地转移。ADC为它的两个通道提供 了复用数据输出。这一方法将数据率降低了一半,但增加了所需的位数。对于1GSps的采样率,ADC的转换数据输出速率为500MHz。即使以这一被降低 的速度输出,大多数分立或内部FPGA存储器还是难以可靠地捕捉数据。因此最好使用双数据率(DDR)的方法,在时钟的上升沿和下降沿均传输数据。这样对 于DDR信号,数据率不变,但时钟频率再次被减小一半,变成易处理的250MHz。这一频率处于目前CMOS存储电路可实现的范围之内。在将数据存入存储 器之前,在FPGA器件的输入端需要一对中间数据锁存器。第一个锁存器由一个同相数据时钟控制,而第二个锁存器则由一个相差为180°的异相或反相数据时 钟控制。f3n自动化在线网

推荐的时钟驱动电路f3n自动化在线网

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为了简化这一计时要求,FPGA通常具有PLL(锁相环)或DLL(延迟锁相环)形式的数字时钟管理器。这些器件允许在内部产生相位锁定到一个输入时 钟的时钟信号,并提供0°、90°、180°和270°的相位延迟。这一时钟管理特性通过提供一个精确的相移180°的时钟,使DDR的时序能有效地工 作。它还能确保到来的数据与下降沿同步,因此能可靠地被数据锁存器捕获。


3GSps超高速ADC系统设计解决方案
  
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